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Der U880
Registerstruktur
Der U 880 ist ein in NMOS [n-Channel Metal Oxide Semiconductor] Technologie
gefertigter LSI [Large Scale Integration] Schaltkreis. Er besitzt einen
bidirektionalen 8-Bit-Datenbus von dem aus alle Register erreichbar sind
und einen 16 Bit breiten Adreßbus.
Der Registersatz umfaßt:
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2 Registersätze bestehend aus je acht 8-Bit-Registern. Der erste Satz
umfaßt die Register A, F, B, C, D, E, H, und L. Der zweite Satz stellt
die sogenannten Schattenregister A', F', B', C', D', E', H', und L' zur
Verfügung. Durch einen Austauschbefehl können die Inhalte der
beiden Registersätze vertauscht werden. Dieser Austausch ermöglicht
so die Zuordnung von unterschiedlichen Registerinhalten an unterschiedliche
Programmteile.
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einen Stackpointer. Dieser beinhaltet eine 16-Bit-Adresse, die die Spitze
des Stacks adressiert.
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einen Programmcounter, der die Adresse enthält, in der der aktuelle
Befehl zu finden ist.
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zwei Indexregister IX und IY. Sie können zwei 16-Bit-Adressen enthalten.
Bei der Adressenberechnung wird aus dieser Basisadresse und einem Offset
die eigentliche Adresse berechnet.
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Das Refreshregister R stellt eine 7-Bit-Adresse bereit, die in Verbindung
mit dem Refreshsignal RFSH auf den niederwertigen 7 Bit des Adreßbusses
während der Operationscodeentschlüsselung gesendet wird. Sie
dient dem Refresh des Speichers. Während eines jeden Operationscodeholezyklus
wird der Inhalt von R inkrementiert.
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Interruptregister I hält eine 8-Bit-Adresse bereit, die den höherwertigen
Teil einer Adresse, deren niederwertige Teil bei einem Interrupt vom entsprechenden
Gerät generiert wird, repräsentiert.
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das Flagregister F. Es bietet die gängigen Flags, die in Abhängigkeit
von einzelnen Befehlen gesetzt werden und ermöglicht ihre Auswertung.
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C - Carry-Flag
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C = 1 bei Additionsübertrag in die 8. Stelle oder beim Borgen
von der 8. Stelle bei der Subtraktion
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N - Subtraktions-Flag
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N = 1, wenn Operation eine Subtraktion war.
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P/V - Parity-Überlauf-Flag
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P/V = 1
bei logischen Operationen: Anzahl der Einsen im Ergebnis ist gerade
bei Rechenoperationen: Überlauf ist aufgetreten
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H - Half-Carry-Flag
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H = 1, analog C-Flag, allerdings auf die 4. Stelle bezogen
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Z - Zero-Flag
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Z = 1, wenn im Ergebnis alle Bitstellen 0 sind
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S - Sign-Flag
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S = 1, wenn Vorzeichen im Ergebnis gesetzt
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das Befehlsregister BR. Es beinhaltet den aktuellen Operationscode. Im
Befehlsregister kommt es zur Decodierung des Befehls und zur Bildung der
Steuersignale zu seiner Abarbeitung. Steuersignale umfassen Befehls- und
Zeitsignale, wobei die Befehlssignale durch die Befehlsentschlüsselung
und die Zeitsignale durch die Zeitsteuerung gebildet werden. Der Zyklengenerator
bildet die Zeitsteuerung. Er wird durch einen externen Takt und die Befehlssignale
gesteuert. Er bildet ebenfalls die Signale zur Steuerung der externen Bausteine
und tastet ihre Signale ab.
Prozessorstart
Für den Start des Prozessors existieren drei Möglichkeiten, wobei
eine der RESET darstellt. Der Startimpuls kann ausgelöst werden über:
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die NMI-Leitung, wobei ab Adresse 66H das Startprogramm stehen muß,
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die INT-Leitung, wobei zuvor der INT-Eingang mit EI freigeschaltet werden
muß, der Interrupt-Mode muß eingestellt und das Interrupt-Wort
auf dem Datenbus bereitgestellt werden
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oder über ein RESET. Hier beginnt die Abarbeitung im Prozessor mit
der Adresse 0, in der damit der erste Befehl des Startprogramms steht.
Befehle
1 bis 4 Byte benötigt man zur Darstellung eines Befehles, der aus
Operationsteil und Adreßteil besteht, dabei kann der Operationsteil
1 bis 3 Byte und der Adreßteil 1 bis 2 Byte lang sein. Meist hat
der Operationsteil eine Länge von einem Byte. Bei 2 Byte Länge
gibt das 1. Byte die Befehlsgruppe an, 2. und 3. Byte kennzeichnen einen
speziellen Befehl innerhalb dieser Gruppe.
Eine tabellarische Übersicht ist im Anhang
E.1 zu finden.
Zu jedem Befehl gehören ein bis zwei Operanden. Für Operanden
gibt es die unterschiedlichsten Speicherorte:
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Registeroperand
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Operand steht in einem Register, welches im Befehl angegeben wird.
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Direktoperand
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Operand steht im Anschluß an den Operationscode.
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1. Byte Operationscode
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2. Byte niederwertige Teil des Operanden
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3. Byte höherwertiger Teil des Operanden
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Adressierter Operand
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Im Befehl steht die Adresse, in der der Operand zu finden ist.
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1. Byte Operationscode
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2. Byte niederwertiger Teil der Adresse
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3. Byte höherwertiger Teil der Adresse
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Relative Adressierung
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Befehl enthält eine positive oder negative Zahl x, Operand steht um
x-Zellen vor oder nach dem Befehl
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1. Byte Operationscode
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2. Byte positive oder negative Zahl x im Zweierkomplement
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3. Byte nächster Befehl
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Adresse = Adresse Zelle 3 + x
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Indirekte Adressierung
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Adresse des Operanden steht in einem Register
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Registerpaare HL, DE, BC, SP, IX und IY sind möglich
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Indexierung
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Adresse des Operanden errechnet sich aus der im Befehl angegebenen Zahl
x und dem Inhalt eines Indexregisters
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1. Byte Operationscode
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2. Byte positive oder negative Zahl x im Zweierkomplement
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Adresse = x + <Indexregister>
Abarbeitung
Die Abarbeitung eines Befehls läßt sich in mehrere Schritte
unterteilen, wobei die einzelnen Arbeitsgänge in Maschinenzyklen ausgeführt
werden. Diese einzelnen Arbeitsgänge umfassen: den Befehl holen, den
Befehl entschlüsseln, den Operanden holen, den Befehl ausführen
und die Adresse des nächsten Befehls ermitteln.
Ein Maschinenzyklus wird charakterisiert durch die Befehlssignale, die
aus der Befehlsentschlüsselung hervorgehen. Interne Steuersignale
entstehen wie schon erwähnt aus dem Hinzufügen von Zeitsignalen
zu den Befehlssignalen. Diese Steuersignale steuern die Abarbeitung in
Form von Registertransporten. Zur Steuerung des Datentransfers mit angeschlossenen
Bausteinen werden gleichzeitig äußere Steuersignale gebildet.
Gleichzeitig zur Abarbeitung interner Prozessorfunktionen erfolgt in
einem Maschinenzyklus auch der Zugriff auf den Bus, daher gibt es verschiedene
Funktionen, die ein Maschinenzyklus erfüllen kann:
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Operationscode holen,
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Speicher lesen,
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Speicher schreiben,
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Eingabe,
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Ausgabe,
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Interrupt,
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DMA und
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HALT-Operation.
Die Abarbeitung eines Maschinenzyklusses kann 3 bis 6 Takte in Anspruch
nehmen.
Hierzu ein Beispiel.
Maschinenzyklen zum Lesen eines Byte aus dem Speicher
Der zum Lesen eines Byte durchzuführende Befehlszyklus umfaßt
das Holen des Operationcodes und das Lesen des Speichers.
Der Befehlszähler enthält zu Beginn die Adresse des Operationscodes.
Bei fallender Flanke von T1 werden die Signale /MREQ und
/RD aktiv, d.h Memory Request, also Anforderung zum Speicher und Read,
eine Lese-Operation soll ablaufen. Das Einlesen geschieht mit der Vorderflanke
während T3. Während der Zyklen T3 und T4
liegt eine Auffrischadresse für dynamische Speicher am Adreßbus
an - an den Adreßbits A0 bis A6, die restlichen
Bit sind 0 und das Signal /RFSH ist aktiv. Ist bei einer Rückflanke
im Zustand T2 das /WAIT aktiv, so wird nach T2 solange
ein Wartezyklus eingeschoben, bis /WAIT inaktiv wird.
Zu Beginn des Speicher-Lesezyklusses, ausgelöst durch die Taktvorderflanke
in T1, wird die Speicheradresse auf den Adreßbus gelegt.
Die Rückflanke in T1 aktiviert die Signale /MREQ und /RD.
/MREQ wird zur Ansteuerung des betreffenden Speichers genutzt, /RD schaltet
den Speicher auf Lesen. Bei der Taktrückflanke in T2 wird
das Signal /WAIT abgetastet. Bei aktiven /WAIT wird nach T2
ein Wartezyklus eingefügt. Während des Wartezyklusses bleiben
die Adressen am Adreßbus und die Daten am Datenbus erhalten. Bei
der nächsten Taktrückflanke wird die Abfrage von /WAIT wiederholt
und gegebenenfalls erneut ein Wartezyklus eingefügt. Bei nicht mehr
aktivem /WAIT wird der Zustand T3 eingenommen. Während
des Taktes in T3 werden die Daten vom Speicher in den Prozessor
übernommen und mit der Taktrückflanke werden /MREQ und /RD abgeschaltet.
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